Ngành bán dẫn đang bước vào giai đoạn mà việc tiếp tục mở rộng hiệu năng không còn chỉ dựa vào thu nhỏ transistor. Chiplet, đóng gói tiên tiến và kiến trúc 3D IC đang trở thành những hướng phát triển quan trọng, làm thay đổi cách các đội ngũ IC và packaging thiết kế, tích hợp và xác minh hệ thống.

Trong bài viết này, hãy cùng khám phá 6 xu hướng then chốt đang thúc đẩy sự chuyển dịch sang 3D IC và cách Siemens hỗ trợ các đội ngũ thiết kế thích ứng với những yêu cầu ngày càng phức tạp của thế hệ bán dẫn mới.

Tại sao đóng gói tiên tiến là yếu tố then chốt để mở rộng hiệu năng AI?

Trong giai đoạn 2012-2018, nhu cầu tính toán cho AI tăng gấp đôi sau mỗi 3,4 tháng. Gần đây hơn, tốc độ này đã chậm lại, còn khoảng gấp đôi sau mỗi 7 tháng. Điều này đang đẩy mật độ transistor và nhu cầu băng thông vượt quá khả năng mà các SoC đơn khối (monolithic SoC) có thể đáp ứng. Đồng thời, ngành công nghiệp đã gặp phải giới hạn vật lý cơ bản về kích thước đặc trưng. Công nghệ quang khắc tiên tiến giới hạn kích thước reticle ở khoảng 858 mm² – diện tích lớn nhất của mẫu mặt nạ có thể được in trên wafer; tuy nhiên, mức độ khuyết tật tăng và năng suất thấp ở các node công nghệ tiên tiến khiến die phải nhỏ hơn đáng kể để có tính kinh tế.

Việc tích hợp các die được tách nhỏ theo kiểu đặt cạnh nhau trong các đóng gói 2.5D tiên tiến đang tiến gần đến giới hạn của công nghệ giao tiếp die-to-die, đồng thời cũng tiến gần giới hạn về hệ số hình thức của các hệ thống đầu cuối.

Do đó, việc mở rộng quy mô các hệ thống AI và HPC thế hệ tiếp theo đòi hỏi một sự thay đổi căn bản về kiến trúc – trong đó mức tăng hiệu năng đến từ sự gần nhau trong không gian ba chiều. Logic và bộ nhớ phải được phân tách, sau đó tái tích hợp trên các wafer, các cấu trúc xếp chồng theo chiều dọc và các gói tiên tiến, đồng thời vẫn phải đảm bảo độ tin cậy về nhiệt, điện và cơ học.

Xu hướng 1: Thu nhỏ công nghệ và mở rộng tích hợp

Lộ trình đóng gói tiên tiến đang hướng tới giảm kích thước đặc trưng để đạt mật độ tích hợp cao hơn, hiệu năng tốt hơn ở mức công suất thấp hơn. Khi các liên kết nén nhiệt đạt tới giới hạn tích hợp, liên kết lai (hybrid bonding) sẽ đưa kết nối 3D xuống mức 1 µm và thấp hơn nữa. Ngoài ra, các nhà cung cấp năng lực tính toán AI và HPC đang xem xét kiến trúc ở cấp wafer và cấp panel để đưa ngày càng nhiều năng lực tính toán lại gần nhau hơn.

Một ví dụ điển hình trong ngành là Cerebras với bộ tăng tốc WSE-3, tích hợp khoảng 4 nghìn tỷ transistor trên vùng hoạt động khoảng 215 × 215 mm. Trong khi đó, các foundry đang theo đuổi những chiến lược ở quy mô wafer mang tính mô-đun hơn. SoW-X của TSMC lắp ráp các die logic, bộ nhớ và I/O đã được kiểm thử trước lên một wafer tái cấu trúc bằng các lớp phân phối lại trên toàn wafer (RDL) và các liên kết silicon cục bộ (LSI), với mục tiêu được công bố lên tới 16 ASIC kích thước reticle đầy đủ và khoảng 80 stack HBM4.

Do đó, yêu cầu đối với EDA đang chuyển dịch sang mô phỏng hệ thống đa vật lý ở quy mô wafer để mô hình hóa chính xác các tương tác về công suất, nhiệt, tín hiệu và cơ học trong các kiến trúc tích hợp cao.

Xu hướng 2: Mở khóa CPO 3D cho các hệ thống AI

Các liên kết quang, với suy hao thấp trên khoảng cách dài, là thành phần thiết yếu của các engine tính toán quy mô trung tâm dữ liệu và các hệ thống lớn hơn nữa. Khi hệ thống AI tiếp tục mở rộng, mức tiêu thụ điện của các liên kết điện tốc độ cao tăng lên, trong khi mật độ băng thông tiến gần các giới hạn vật lý.

Công nghệ quang học trong đóng gói (Co-Packaged Optics – CPO) đã nổi lên như một yếu tố then chốt cho hiệu năng AI thế hệ tiếp theo bằng cách tích hợp chặt chẽ IC điện tử (EIC) và IC quang tử (PIC) trong cùng một đóng gói. Bằng cách đưa I/O quang đến gần silicon xPU hoặc switch hơn, CPO rút ngắn khoảng cách liên kết từ hàng chục centimet xuống chỉ còn vài milimet, qua đó cải thiện tính toàn vẹn tín hiệu và mật độ băng thông.

Các foundry và OSAT đã chứng minh rằng mức độ tích hợp này có tính khả thi trong thực tế. Các nền tảng như Compact Universal Photonic Engine (COUPE) của TSMC cho thấy các die điện tử có thể được xếp chồng trực tiếp lên các die quang tử bằng công nghệ đóng gói 3D tiên tiến.

Xét từ góc độ thiết kế, CPO đặt ra yêu cầu cao hơn đối với việc xác nhận và kiểm thử thiết bị. Trong kiến trúc 3D, liên kết lai, làm mỏng die và dòng nhiệt theo phương thẳng đứng tạo ra các ứng suất nhiệt-cơ phức tạp, có thể ảnh hưởng đến độ chính xác căn chỉnh và độ tin cậy dài hạn. Các hiệu ứng nhiệt-quang cũng cần được phân tích cẩn thận do nhiệt có thể làm dịch chuyển bước sóng.

Xu hướng 3: Làm mát các “tòa nhà chọc trời” silicon bằng vi lưu chất bên trong gói

Bằng cách xếp chồng bộ nhớ theo chiều dọc thành một “tòa nhà chọc trời silicon” nhiều lớp, các nhà thiết kế có thể rút ngắn chiều dài liên kết, cho phép đạt băng thông cao hơn mà không cần đi theo phương ngang trên toàn gói. Thách thức nằm ở chỗ DRAM nhạy cảm với nhiệt độ hơn nhiều so với logic. Trong khi các die logic tiên tiến có thể hoạt động ở nhiệt độ lên tới 125 °C, DRAM thường bị giới hạn ở 85 °C. Khi bộ nhớ được đưa lại gần hơn trong một hệ thống xếp chồng, khoảng dự trữ nhiệt nhanh chóng trở thành mối quan tâm thiết kế chủ đạo. Việc giữ HBM trong giới hạn đặc tính kỹ thuật trong khi duy trì mật độ công suất logic cao đòi hỏi chiến lược làm mát mạnh hơn.

Các phương pháp vi lưu chất mới nổi giải quyết thách thức này bằng cách đưa chất làm mát đến cách các transistor đang hoạt động chỉ vài micromet. Các rãnh hoặc kênh ở kích thước vi mô được khắc để tăng diện tích tiếp xúc, qua đó cải thiện đáng kể hiệu quả truyền nhiệt.

Khi làm mát trở thành một phần không thể tách rời của kiến trúc đóng gói, các mô hình 3D chính xác của mạng kênh vi lưu chất trở nên thiết yếu, cùng với các bộ giải đa vật lý có khả năng xử lý các hiệu ứng điện, nhiệt và cơ học liên kết với nhau.

Xu hướng 4: Đổi mới vật liệu thúc đẩy các ứng dụng AI, HPC và 6G

Những tiến bộ gần đây trong công nghệ sản xuất và khoa học vật liệu đã thúc đẩy đáng kể lĩnh vực bán dẫn và đóng gói điện tử.

Thứ nhất, substrate thủy tinh đang ngày càng được quan tâm đối với các thiết kế diện tích lớn và tần số cao. Về cơ học, thủy tinh có hệ số giãn nở nhiệt (~3,2 ppm/°C) gần với silicon, giúp giảm độ cong vênh của gói gần 50% đối với các substrate lớn. Về điện, hằng số điện môi thấp của thủy tinh hỗ trợ truyền tín hiệu tin cậy khi tốc độ dữ liệu tiến tới 224 Gbps và tần số RF tiến tới 100 GHz cho các hệ thống 6G. Những tiến bộ sản xuất như khắc sâu bằng laser (Laser-Induced Deep Etching – LIDE) và via xuyên thủy tinh bước nhỏ (Through-Glass Vias – TGV) đang khiến thủy tinh ngày càng phù hợp cho tích hợp dị thể các chip front-end tần số cao, anten và các liên kết suy hao thấp.

Tuy nhiên, thủy tinh giòn. Khi substrate được làm mỏng để đáp ứng các yêu cầu về điện và hệ số hình thức, ứng suất tại giao diện, nguy cơ nứt gãy và sự phân tách ứng suất giữa các lớp trở thành những vấn đề thiết kế hàng đầu. Việc mô hình hóa chính xác các hiệu ứng này ngay từ giai đoạn đầu sẽ có vai trò quyết định.

Thứ hai, vật liệu đóng gói nền polymer – trước đây thường chỉ được xem như phương tiện để dán hoặc bao bọc chip – nay đã trở thành yếu tố quan trọng đối với độ tin cậy, hiệu năng và chi phí. Khi chip chuyển sang chiplet, các stack 2.5D và 3D, ứng suất cơ học trở thành thách thức thực sự. Polymer là vật liệu hấp thụ các ứng suất đó; nếu không có chúng, năng suất sẽ sụt giảm và độ tin cậy bị phá vỡ.

Xu hướng 5: Nhu cầu ngày càng tăng đối với thiết kế anten-in-package mmWave

Khi ngành công nghiệp đẩy mạnh nghiên cứu và tạo mẫu 6G, việc áp dụng anten-in-package (AiP) sẽ đạt tới một bước ngoặt.

Hoạt động ở các dải sub-THz và >100 GHz đặt ra những giới hạn cơ bản đối với suy hao liên kết, hiệu suất anten và độ chính xác pha. Khi bước sóng thu nhỏ đáng kể, các phần tử anten trở nên đủ nhỏ để tích hợp trực tiếp bên trong gói. Điều này cho phép các kiến trúc mảng pha mật độ cao với kỹ thuật tạo chùm tiên tiến, ghép nối RF–anten chặt chẽ hơn và suy hao thấp hơn nhờ loại bỏ đường định tuyến ở cấp bo mạch.

Các kiến trúc AiP gần đây ngày càng tận dụng tích hợp theo chiều dọc, 3D. Nhiều lớp điện môi, các mặt phẳng mass nhúng và các phần tử ký sinh được xếp chồng trong phạm vi vài micromet so với IC RF. Cách tiếp cận này tối thiểu hóa chiều dài đường điện, giảm suy hao ký sinh và tránh suy hao trên đường cấp tín hiệu ở cấp PCB.

Tuy nhiên, việc tích hợp anten vào gói làm siết chặt đáng kể dung sai sản xuất và thiết kế. Ở các tần số sub-THz, những biến thiên ở quy mô micromet về độ dày điện môi, độ nhám bề mặt, hình học via hoặc độ căn chỉnh giữa các lớp có thể làm suy giảm đáng kể hiệu suất hệ thống, băng thông và độ chính xác tạo chùm. Sự gần nhau của RF, logic số và mạng phân phối nguồn làm tăng nguy cơ ghép nối, các vấn đề EMI/EMC và hiện tượng trôi RF do nhiệt gây ra.

Xu hướng 6: AI 3D cho thiết kế 3D IC

Khi độ phức tạp của 3D IC tăng tốc, tự động hóa dựa trên luật truyền thống và các bộ tối ưu hóa điểm đơn lẻ không còn đủ để quản lý quy mô, mức độ ghép nối và sự bùng nổ không gian thiết kế mà đóng gói tiên tiến tạo ra. Điều này thúc đẩy một sự chuyển dịch mới sang các quy trình AI-native được xây dựng dành riêng cho 3D IC, trong đó mô hình ngôn ngữ lớn (LLM), các engine tối ưu hóa và AI chuyên biệt theo lĩnh vực hoạt động xuyên suốt vòng đời thiết kế, phân tích và xác nhận. Các nhà cung cấp EDA hàng đầu như Siemens đã ứng dụng AI vào khảo sát không gian thiết kế, định tuyến, tối ưu hóa đa vật lý, DFT và nhiều lĩnh vực khác.

Bước tiếp theo là điều phối quy trình được hỗ trợ bởi AI tạo sinh và AI tác nhân. Ví dụ, trong các giai đoạn kiến trúc ban đầu, LLM có thể chuyển đổi các đầu vào do con người đọc được (đặc tả PDF, yêu cầu, ý định thiết kế) thành các định dạng có cấu trúc, sẵn sàng cho máy xử lý, cho phép các đội ngũ chuyển từ ý định sang phân tích có thể thực thi trong vài giờ thay vì vài tuần.

Trong giai đoạn triển khai, AI có thể giúp tăng tốc việc khảo sát không gian thiết kế khổng lồ trên các stack và package, học từ những thiết kế trước đó để hội tụ nhanh hơn dưới các ràng buộc sản xuất thực tế.

Ở bước signoff, LLM tổng hợp các kết quả đa lĩnh vực thành những bản tóm tắt ngắn gọn, có thể kiểm toán, thể hiện cơ sở lập luận, biên an toàn và các rủi ro còn lại, khép kín vòng lặp giữa phân tích và ra quyết định.

Mô hình “AI 3D” này không nhằm thay thế kỹ sư mà nhằm mở rộng quy mô chuyên môn của con người, giúp khám phá nhiều phương án hơn từ sớm, hội tụ nhanh hơn và đưa ra quyết định với những hiểu biết sâu hơn.

Liên hệ với VBTECH để được tư vấn trực tiếp: